CTO-2019-I-31 -Ethernet déterminisé pour le processeur pluri-cœurs de Kalray

Entreprise :

Kalray (Euronext Growth Paris —FR0010722819 —ALKAL) est le pionnier des processeurs pour les nouveaux systèmes intelligents. Véritable rupture technologique, les processeurs « intelligents » ont la capacité d’analyser à la volée, et de manière intelligente, une très grande quantité d’informations, de prendre des décisions et d’interagir en temps réel avec le monde extérieur. Ces processeurs intelligents seront largement déployés dans des secteurs en forte croissance tels que les réseaux de nouvelle génération (data centers intelligents) et les véhicules autonomes, ainsi que les équipements de santé, les drones et les robots. L’offre Kalray comprend aussi bien des processeurs que des solutions complètes (cartes électroniques et logiciels). Créé en 2008 en tant que spin-off du CEA (Commissariat à l’énergie atomique et aux énergies alternatives), Kalray sert des clients tels que des fabricants de serveurs, des intégrateurs de systèmes intelligents et des fabricants de produits grand public incluant les constructeurs automobiles.

Contexte / Description du Projet :

Les processeurs de la société Kalray mettent en œuvre une architecture appelée MPPA (Massively Parallel Processor Array)[1]. Cette architecture est du type pluri-cœurs, car elle résulte de l’assemblage d’unités de calcul multi-cœurs appelées grappes de calcul autour de dispositifs de communication sur puce. La différence essentielle avec l’architecture GPGPU réside dans l’utilisation de cœurs généralistes, ainsi que dans la présence d’une mémoire de travail et d’un moteur de transfert de données DMA au sein de chaque grappe de calcul.

Les processeurs MPPA présentent la particularité unique d’offrir de hautes performances de calcul en traitement de signal, d’image, et neuronal, tout en garantissant le déterminisme des temps de calcul. Cependant, l’enjeu actuel des processeurs intelligents est d’étendre le déterminisme temporel au niveau de la communication réseau, ici Ethernet. Les divers standards industriels et embarqués pour déterminiser Ethernet sont actuellement en cours de convergence vers le nouveau standard TSN (‘Time-Sensitive Networking’)[2].

Le projet consiste à préparer le support de Ethernet TSN sur le prochain processeur MPPA, qui sera disponible sous émulation FPGA. Le processeur MPPA actuel intègre déjà un contrôleur Ethernet TSN, mais toutes ses fonctions n’ont pas été activées. Le support TSN demande une synchronisation des horloges, ce qui s’effectue par application du PTP (IEEE 1588v2 ‘Precision Time Protocol’) que supporte le processeur MPPA actuel. Le travail s’appuiera sur la pile Ethernet de FreeRTOS, ce dernier OS étant déjà porté sur le processeur MPPA.

[1] “Consolidating High-Integrity, High-Performance, and Cyber-Security Functions on a Manycore Processor”, DATE 2019

[2] “Time-Sensitive Networking”, https://en.wikipedia.org/wiki/Time-Sensitive_Networking

Étapes/Objectifs :

  • Activer la pile IP de l’environnement FreeRTOS, qui est déjà porté sur le processeur MPPA.
  • Basé sur du code open-source, activer le protocole PTP au dessus de cette pile IP.
  • Maquettage du support TSN sur une émulation FPGA fournie du prochain processeur MPPA.

Compétences requises :

Développement C, organisation des piles réseau, informatique embarquée et temps réel.

Compétences acquises à l’issue de la mission :

Maitrise des standards PTP, TSN, et de leur mise en œuvre dans l’environnement FreeRTOS.

Durée souhaitée :  6 mois

Localisation : Montbonnot Saint-Martin (proche de Grenoble)

Date de démarrage souhaitée : courant 2020

Compensation : stage rémunéré

 

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